파워일렉트로닉스입문-7. 스위칭 출력회로의 시험 제작 및 실용화 방법

파워회로 설계시 직면하는 다양한 트레이드오프와 해결방법

7. 스위칭 출력회로의 시험 제작 및 실용화 방법
 

여기서는 제6장에서 설계한 파워 컨트롤러를 실제로 시험 제작하고 동작시키며 스위칭 주파수나 데드 타임의 설정량을 비롯, LC 출력 필터의 상수설정이나 부품의 성능이 파워 회 로의 출력 특성에 어떠한 영향을 미치는가에 대해 조사한다. 또 실용화를 위해 필요한 과전류 보호 방법이나 분해능을 올 리는 테크닉 등도 소개한다.
제6장에서 설계한 파워 컨트롤러의 회로도를 그림 1에 나 타낸다.

회로 설명과 동작확인

1. 디지털 PWM 회로
카운터(HC163)에서 20kHz의 톱니파를 발생시키고 8비 트의 매그니튜드 콤퍼레이터(HC684)로 PWM 출력을 생성 한다. HC163의 클록을 5.12MHz로 설정하면 스위칭 주파 수는 20kHz로, 10.24MHz로 설정하면 40kHz로 된다.
톱니파와 비교하는 신호는 EPROM(HN27C101A)에 저 장한 정현파 데이터를 카운터(HC4040)로 호출하여 생성한 다. 어드레스 0번지에서 399번지로 정현파 데이터를 기록한 EPROM을 사용했으므로 50Hz를 출력하기 위해서는 HC4040에 20kHz의 클록을 부여한다.
AND 게이트(HC11)는 400클록에서 리셋하는 회로이다. 임의의 직류출력을 내도록 DIP 스위치를 부가했다. 당연히 DIP 스위치를 사용하는 경우에는 EPROM을 분리한다.

2. 게이트 드라이브 회로
풀 브리지 회로 상하의 파워 MOSFET는 교대로 ON/OFF 시켜야하므로 PWM 출력을 인버터(HC04)에서 반전한 신호 를 생성한다. 또 상하의 파워 MOSFET가 동시에 ON되지 않 도록 NAND 게이트(HC132)에서 데드 타임을 만든다.
NAND 게이트는 2개의 입력이“H”일 때 출력이“L”로 된 다. 한쪽의 입력에 접속된 CR의 시정수에 의해 출력은“L”로 될 때에만 지연된다.
드라이버 IC의 입력이“H”일 때 게이트 전압이 출력되므로 NAND 게이트의 출력을 직접 접속하면 파워 MOSFET의 OFF 시간에 지연이 발생하여 모든 파워 MOSFET가 ON되 는 기간이 발생해버린다. 때문에 인버터(HC04)에서 다시 한 번 반전하여 드라이버에 입력한다.

3. 파워 컨트롤러의 동작 확인…다양한 레벨의 직류를 출력시켜 본다
(1) 출력전압 48V, 출력전류 4.2A
사진 1에 Tr2의 드레인-소스간 전압 파형과 드레인 전류 파 형, 그리고 LC출력 필터의 코일에 흐르는 전류 파형을 나타 낸다. Tr2의 온 듀티는 약 0.9로 되어 있고 코일에는 정(＋)의 직류가 흐르고 있다.

(2) 출력전압 －48V, 출력전류 －4.2A
사진 2에 나타낸다. 

Tr2의 온 듀티는 약 0.1로 되어 있고 코 일에는 부(－)의 직류가 흐르고 있다.
(3) 출력전압 0V, 출력전류 0A
사진 3에 나타낸다. 

코일에는 정과 부의 전류가 흐른다.

파워 회로설계의 다양한 트레이드 오프

1. 전원전압을 올리면 손실이 증가한다
사진 4는 50Hz 정현파를 출력했을 때의 출력전압과 출력 전류 파형이다.

파형의 피크인 부분이 약간 변형되어 있다는 것을 알 수 있 다. 이 변형은 전원전압을 올리면 작아지지만 무부하 시의 손 실이 증가하게 된다.
전원전압을 48V로 설정하고 50Hz의 정현파를 출력하여 무부하 시의 손실을 측정하면 2.97W로 된다. 여기서 전원전 압을 60V로 올리면 손실은 4.67W로 증가한다.
부하가 없으므로 파워 MOSFET가 ON되어 있는 기간은 드레인 전류가 거의 흐르지 않아 온 저항에 의한 손실은 거의 제로이다. 이 손실의 증가분은 스위칭 손실의 증대에 의한 것 이다.
무부하 시의 소비전력을 작게 억제하려면 전원전압은 가급 적 낮은 쪽이 양호하다고 할 수 있다.

2. 스위칭 주파수와의 트레이드 오프
(1) 스위칭 주파수를 올리면 손실이 증가한다
효율은 스위칭 주파수가 20kHz일 때 95.4%이지만 40kHz로 올리면 93.4%로 저하된다. 이것은 스위칭 주파수 가 높은 쪽이 스위칭 횟수가 많아 스위칭 손실이 증가하기 때 문이다.
(2) 스위칭 주파수를 올리면 코일을 작게 할 수 있다
사진 5는 스위칭 주파수를 20kHz에서 40kHz로 올렸을 때, Tr2의 드레인-소스간 전압과 드레인 전류, LC출력 필터 의 코일 전류이다. 전원전압은 48V, 출력전압은 DC42V, 출 력전류는 DC4.2A이다. 

사진 6은 출력전압을 0V로 설정했을 때 LC출력 필터의 코일 전류 파형이다.

코일에 흐르고 있는 리플 전류를 사진 3(b)와 비교해 보기 바란다. 스위칭 주파수를 올리면 리플 전류가 작아진다는 것 을 알 수 있다. 스위칭 주파수를 올린 만큼 코일의 인덕턴스 를 작게 할 수 있으므로 소형 코일을 사용할 수 있다.
(3) 스위칭 주파수를 올리면 최대출력이 감소된다
사진 7은 스위칭 주파수 40kHz일 때의 출력 파형이다. 

사진 4에 비해 전압 피크 부근의 클립 양이 증가하고 있으며 최 대출력이 감소되었다.
스위칭 주기는 반으로 되었지만 PWM 제어회로, 게이트 드라이브 회로, 파워 MOSFET의 지연시간은 그대로 변하지 않기 때문에 최소 듀티와 최대 듀티가 작아진 것이다. 결과적 으로 최대 출력전압이 감소되었다.
(4) 스위칭 주파수를 올리면 출력 가능 대역이 확산된다
사진 8은 스위칭 주파수 20kHz로, 출력신호의 주파수를 50Hz에서 1kHz로 올렸을 때의 출력전압 파형이다.

50Hz를 출력하고 있는 사진 4와 비교하면 전압 파형이 크게 변형되고 있다.
LC필터는 스위칭 주파수 성분의 고조파를 감쇠시키고 있 으며 그 감쇠량은 주파수가 낮을수록 커진다. 즉, 1kHz에서 스위칭 주파수 성분의 감쇠량은 50Hz에 대해 작아지고 이것 이 파형의 변형에 영향을 미친다. 스위칭 주파수를 40kHz로 올리면 스위칭 주파수 성분이 높아지므로 변형은 작아진다.

3. 코일과 콘덴서의 트레이드 오프
(1) 인덕턴스를 작게 하면 리플 전류가 증가한다
제6장에서 설계한 LC 출력 필터의 차단주파수는 2kHz, 코일의 인덕턴스는 515μH, 콘덴서의 용량은10㎌이다. LC 출력 필터의 차단주파수를 바꾸지 않고 인덕턴스값을 180μH 로, 콘덴서의 용량을 32㎌로 바꾸어 본다.
사진 9에 나타난 것은 코일에 흐르는 리플 전류이다. 

사진 3(b)과 비교하면 알 수 있듯이, 리플 전류가 커진다. 리플 전 류는 콘덴서에 유입된다.
그러나 그림 2와 같이 콘덴서에는 등가 직류저항 ESR이 존 재하고 리플 전류 증대는 출력전압의 리플 전압 증대로 되어 나타난다.

실제로 인덕턴스를 515μH에서 180μH로 작게 하면 출력전압의 리플도 0.36VRMS에서 0.43VRMS로 증가된다. LC 출력 필터의 콘덴서에 0.1Ω의 저항을 직렬로 접속하 여 ESR을 크게 해본다.
저항이 없을 때의 출력전압 리플은 0.36VRMS이고, 저항이 있을 때는 0.40VRMS로 된다. 저항을 접속한 쪽의 출력전압 리플이 크다는 것을 알 수 있다. ESR이 작은 콘덴서를 사용 하면 출력전압의 리플이 작아진다.
(2) 인덕턴스를 작게 하면 효율이 나빠진다
인덕턴스가 515μH일 때의 효율은 95.4%, 180μH일 때의 효율은 95.3%였다. 얼마 되지 않지만 효율이 나빠졌다. 이것 은 리플 전류가 증가하여 파워 MOSFET에 흐르는 스위칭 전류도 증가했기 때문이다.

4. 데드 타임을 길게 하면 변형이 증가된다
제6장에서 설명한 바와 같이 파워 컨트롤러의 데드 타임은 약 500ns이다. 사진 10에 IR2011의 입력신호(Lin과 Hin)의 파형을 나타낸다. 

여기서 사진 11과 같이 데드 타임을 약 5㎲로 늘려본다.

사진 12에 나타난 것은 데드 타임을 약 5㎲로 길게 하여 관 측한 출력전압과 출력전류의 파형이다. 

정과 부의 0.6A 부근에서 큰 변형이 발생하고 있다. 그림 3과 4를 사용하여 그 이 유를 설명한다.

그림 4(a)는 코일 전류가 0A를 중심으로 정, 부로 흐르고 있을 때 Tr1 , Tr2(그림 3)에 흐르는 전류와 점 ⓐ의 출력전압 (VDS2) 변화이다. 그림 4(b)는 코일 전류가 0.6A 이상 흐르고 있을 때 Tr1, Tr2에 흐르는 전류와 점 ⓐ의 출력전압(VDS2) 변 화이다.
이 2개의 그림을 비교해보기 바란다. 그림 4(a)의 VDS2가 VGS1과 VGS2의 하강 타이밍에서 극성이 바뀌고 있는데 대해 그림 4(b)의 VDS2는 VGS1의 상승과 하강 타이밍에서 극성이 바뀌고 있다. 그 결과 ton과 toff를 비교해 보면 그림 4(b) 쪽이 데드 타임만큼 짧아진다. 사진 11에서 0.6A를 경계로 듀티가 계단모양으로 전환되고 있어 변형을 발생시키고 있다.
데드 타임이 짧아지면 변형은 작아지지만 너무 짧으면 그림 5와 같이 VDD → Tr1 → Tr2 → GND를 통과하는 큰 관통전류 가 흘러 손실이 증가된다. 

최악의 경우에는 파워 MOSFET가 파괴돼버린다.

출처: http://www.icbanq.com/elecinfo_net_new/Elec_TechInfo_List.aspx?page=6&

[출처] 7. 스위칭 출력회로의 시험 제작 및 실용화 방법|작성자 맥가이심