일렉트로닉스 격언집 (Ⅰ) - 마이컴 주변 회로

일렉트로닉스 격언집 (Ⅰ) - 마이컴 주변 회로

 

일렉트로닉스 격언집 (Ⅰ)  - 마이컴 주변 회로

마이컴과 로직 IC는 내보내는 것보다 끌어당기는 것이 좋다

1. 위로 연결됐느냐 아래로 연결됐느냐에 따라서도 밝기가 달라진다
그림 1은 마이컴과 로직 IC를 사용한 인디케이터용 LED 점등 회로이다. 그림 1(a)은 OUT 단자를“L”로하면LED가켜지는 부논리 드라이브 회로, 그림 1(b)은 OUT 단자를“H”로하면 LED가 켜지는 정논리 드라이브 회로이다. 언뜻
두 접속 방법이 같은 것처럼 보이지만 LED 휘도를 높여 직사광선 하에서도 인디케이터의 시인성을 향상시키는 데에는 그림 1(a)이 더 좋다. 그 이유는 로직 IC의 내부 회로에서 찾을 수 있다. 로직 IC의 출력 회로는 트랜지스터의 하프 브리지 회로로 되어 있어 아래쪽 N채널 트랜지스터(로우 사이드) 쪽이 위쪽 P채널 트랜지스터(하이 사이드)보다 ON 저항이 낮아 구동 성능이 높다. 즉 흘릴 수 있는 전류가 크다. LED 휘도를 높이려고 직렬로 접속된 저항의 값을 작게 하거나 고가의 고휘도 LED로 바꿔도 별로 밝아지지 않을 경우 IC의 비대칭 출력 전류 특성을 의심해 보면 된다.


2. 로직 IC의 출력 특성을 구하는 방법 ①… 데이터시트를 이용한다

로직 IC에서 끌어낼 수 있는 전류값은 데이터시트에 기재된 스펙 표에서 알 수 있다. 표 1은 일반적인 CMOS 로직 IC74HC04의 출력 특성이다. 출력 전압(V_OH와 V_OL)은 전원전압 (V_CC)이나출력전류(I_O)에 의해 변한다는 것을알수있다.
표 1에서 등가적인 출력 저항값을 구하고 다시 정리하면 표2와 같이 된다. 로직 IC의“H”를 출력하고 있을 때의 하이 사이드 트랜지스터 ON 저항(R_OH)은“L”을 출력하고 있을 때의 로우 사이드 트랜지스터 ON 저항(R_OL)보다 크다는 것을 알 수있다. 즉,“ H”를출력하는것보다“L”을출력하는것이전류를 많이 흘릴 수 있다. 표 2의 저항값을 이용하면 다양한 구동 조건에서 대체적인 출력 전류값을 산출할 수 있다.



3. 로직 IC의 출력 특성을 구하는 방법 ②… SPICE 시뮬레이션을 이용한다

표 1의 최대 정격값에서 ±25mA 정도까지 전류를 흘릴 수있다고 생각해서는 안 된다. 상세한 출력 특성은 그림 2에 나타난 접속 회로에서 시뮬레이션 또는 실험을 실시함으로써 조사할 수 있다.

그림 3은 CMOS 로직 IC 74HC04의 트랜지스터 레벨 SPICE 모델을 사용하여 시뮬레이션으로 구한 출력 특성이다. SPICE 모델은 다음과 같은 NXP 세미컨덕터社의 사이트에서 무상으로 다운로드할 수 있다.
http://ics.nxp.com/support/models/spice/
CMOS 로직 IC의 아날로그 시뮬레이션을 가능케 하는 SPICE 모델이 공개되어 있는 것은 귀중한 자료이다. 단, IC내부의 정전기 보호 회로는 이 SPICE 모델 그룹에 포함되어 있지 않다. 간이 모델로서 다루어야 한다.


4. LED에 공급할 수 있는 전력은 정논리 구동과 부논리 구동에서 어느 정도 다를까?
그림 4는 그림 1에 나타난 LED 구동 회로의 부논리 구동인 경우와 정논리인 경우로, LED에 공급할 수 있는 전력이 어느정도 다른지 조사한 결과이다.
74HC04의 SPICE 모델을 사용하여 시뮬레이션했다. 정논리 구동은 부논리 구동에 비해 15% 정도나 큰 구동 전력이 LED에 공급된다는 것을 알 수 있다.




정전기에 강한 회로에는 이유가 있다

1. 어느 쪽이 정전기에 강할까?
그림 5는 직렬로 접속되어 있는 저항과 LED 순서가 다른 2개의 LED 점등 회로이다. ‘지면을 쓸데없이 사용하면 안 된다’고 생각할 수도 있겠지만, 이 두 가지에는 다른 점이 있다.
그림 5(a)는 그림 5(b)보다 정전기에 강하다. 장치 조작 패널에 설치된 인디케이터로서 이용되는 LED는 정전기를 띈 사람의 손 등에서 수kV의 고압을 받는 경우가 있다
정전기를 받을 경우, 그림 5(b)의 회로는 서지 전류가 로직 IC의 로우 사이드 트랜지스터를 통해 그라운드로 흐르며 IC가 파괴된다. 한편, 그림 5(a)와 같은 접속이라면 저항(RD)에 의해 방전 전류가 제한된다.


2. IC 동작이 비정상적인 상태가 되는 메커니즘
(1) 출력 단자는 무방비
그림 6과 같이 IC 내부의 정전기 대책 보호 회로는 게이트 산화막의 내압 보호를 위해 입력 측에 배치된다.
한편, 출력 측에 보호 회로가 배치되는 경우는 드물다. 출력 회로가 정전기 보호 회로와 동일한 전압 클램프 회로로 구성되어 있으며, 또한 사용된 트랜지스터의 칩 사이즈가 정전기 보호 회로용 트랜지스터보다 커서 허용 전력이 크기(파괴되기 어렵기) 때문이다.

(2) 출력에 있는 기생 트랜지스터가 계속 ON 상태로 되는 ‘래치 업’
래치 업이 발생하는 메커니즘은 다음과 같은 시퀀스에 의한다[그림 7(d), 그림 7(e)].
① 출력 전압이 전원전압 VDD를 넘으며 Q₃에 베이스 전류가 흐른다
② Q₃의 컬렉터 전류가 Q₂의 베이스 전류를 흘린다
③Q₂의 컬렉터 전류가 Q₁의 베이스 전류를 흘린다
④Q₁의 컬렉터 전류가 Q₂의 베이스 전류를 흘린다
Q₂의 컬렉터 전류가 Q₁의 베이스 전류를 흘리고 ④로 돌아가 이후 전원이 OFF 될 때까지 전류가 제한되지 않으며, Q₁과 Q₂가 서로 ON된다. 최종적으로는 발열에 의해 IC 내부의 금속 배선층이 용융할 때까지 온도가 상승하여 파괴된다. 또한, 접합형 분리 프로세스를 이용하는 IC 메이커에서는 프로세스를 설계할 때 Q₃의 베이스 저항값을 크게 하거나 다양한 연구를 통해 래치 업 내량을 향상시키고 있다.


3. 그림 5(a)가 정전기에 강한 이유를 다시 한번 생각해 본다

그림 5(a)와 그림 7을 함께 보면 정전기 침입구인 LED와 OUT 단자 사이에 있는 R_D가 방전 전류를 제한해 주므로 트리 거 트랜지스터 Q₃가 ON되기 어려워진다는 것을알수있다. 최근에는 반도체 설계의 디자인 룰 체크가 개선됨에 따라 래치업 내량이 향상되어 정전기에 의한 파괴가 줄었다. 그렇 지만 대부분의 IC가 채택하고 있는 복합형 분리 프로세스(그 림 7의 구조)인 이상, 래치 업의 가능성은 없어지지 않는다. 
데이터시트의 절대 최대 정격란에 기록되어 있지는 않겠지 만, 반도체 메이커는 기생 사이리스터 회로의 허용 게이트 전류 로서 래치업 내량 시험을 실시하고 있다. 판정 기준치는 반도체 메이커에 따라 조금씩 다르지만, 트리거 전류는 약 ±200mA 이상(연속)이다. 정전기 방전 등 펄스 형태의 전류는 지속시간 이짧으므로래치업내량으로서의전류값은더커진다.

4. 반도체 메이커와 장치 메이커의 정전기 대책 목적은 전혀 다르다
(1) 차이점 ① … 시험 방법

IC를 제공하는 반도체 메이커와 IC를 사용하는 장치 메이커 는 정전기에 대한 대책의 개념과 시험 방법이 다르다. ·반도체 메이커의 시험 목적 
IC에 전원이 투입되지 않은 상태에서 고전압을 방전한다. 그리고 항상 회복할 수 없는 파괴에 이르지 않는지 평가한다. 반도체 메이커는, IC가 정전 파괴되는 가장 위험한 상황은 장 치를 사용할 때가 아니라 기판을 조립할 때라고 생각하기 때 문이다. 입력 게이트 산화막의 내압은 막압 10nm당 7V 정도 밖에 안 된다. 
어디까지나 입력단 게이트 산화막을 보호하기 위한 정전 보 호 전압 클램프 회로가 소정의 성능을 만족시키는 확인하는 것이 목적이다. 
·장치 메이커의 시험 목적 
장치가 한창 동작하고 있는 도중에 표시부나 조작부, 커넥 터부 등 사람이 접촉할 가능성이 있는 곳에 고전압을 방전한 다. 그리고 동작 이상이 없는지 조사한다. 이것은 동작 중인 IC에 고전압을 가했을 때의 래치 업 내량 시험이다. 
(2) 차이점 ② … OK/NG 판정 기준 
장치 메이커는 가령 10kV 이상의 정전기를 장치에 접촉시 켜 방전했을 때의 폭주나 초기화 회복을 NG로 판정한다. 한 편, IC 메이커에서는 인체 방전 모델에 있어서 2kV 이하에서 파괴되면 NG라고 판정한다. 
장치 메이커는 때때로 IC 메이커에게‘동작 이상이 없을 것’이라는 정전기 내성을 요구하는 경우가 있는데, 이것은 대 폭적인 비용 상승으로 연결된다. 정전기가 가해져도 그 에너 지를 빨리 열로 변환하여 확산시킬 수 있도록 칩 면적을 크게 해야 하기 때문이다.
                                                                       ☆
IC의 사용량이 증가하고 있는 요즘, 장치에서의 확실한 정전기 대책이 필요해졌다. 겨우 LED 구동회로냐고 웃을지도 모른다. 그러나 아무 생각 없이 이용하고 있는 단순한 회로도 조금만 더 연구하면 비용을 들이지 않고 장치의 정전 내량을 향상시킬 수 있다.


신호선에 사용하는 회로 보호용 다이오드는 용량이 작은 고속 다이오드로 한다
다이오드에 역바이어스를 가하면 PN 접합부의 정전용량에 의해 파형이 무뎌지거나 지연되는 경우가 있다. 순전류 정격이 큰 다이오드는 PN 접합부의 면적이 커지므로 정전용량도 커진다. 고주파 또는 고속 신호를 다룰 경우에는 접합부 용량이 작은 다이오드를 선택한다.

1. 다이오드의 접합 용량은 파형을 둔화시킨다

그림 8은 센서의 프리앰프 회로를 나타낸 것이다. 센서의 출력 임피던스는 높으므로 회로의 출력 임피던스를 낮추기 위 해 게인 1배의 버퍼 앰프를 사용했다. 버퍼 앰프는 회로의 입 력 임피던스가 OP 앰프인 입력 임피던스가 된다. 입력 바이어 스 전류가 작은 FET 입력의 OP 앰프를 사용하면 회로의 입력 임피던스가 올라간다. 
D₁과 D₂는 OP 앰프의 입력 단자를 보호하기 위해 입력 전압 을 GND에서 V_CC 사이에 클램프하는 다이오드이다. 다이오드 에는 역바이어스 전압이 가해지며 PN 접합부가 콘덴서로서 기능한다. 이것이 신호 파형에 영향을 준다. 그림 9는 시뮬레이션 결과를 나타낸 것이다. 신호원의 임피 던스는 100kΩ이다. D₁과 D₂는 순전류 정격이 1A인 PN 접합 다이오드이다. 위쪽의 파형은 신호원의 출력이며, 아래쪽의 파형은 OP 앰프의 출력이다. OP 앰프의 출력 파형이 둔해져 있다. 

그림 9와 같이 파형이 둔해지는 원인은 다이오드 PN 접합부의 정전용량 때문이다. 그림 8에서 사용한 다이오드 1N 4002의 접합부 용량은 15pF이다. 작은 값처럼 느껴지지만 신 호원의 출력 임피던스가 높은 경우에는 무시할 수 없다.


2. 접합부 용량이 작은 품종으로 교환하면 해결할 수 있다
그림 10은 그림 9의 D₁과 D₂를 접합부 용량이 작은 품종으로 변경했을 때의 파형이다. 1N4148의 접합부 용량은 4pF이다. OP 앰프의 출력 파형 왜곡은 그림 9보다도 작아졌다. 참고로 D₁과 D₂를 제거하면 왜곡은 더 작아진다.
고주파용 보호 소자라면 접합부 용량이 더 작은 품종도 있다. 예를 들면 BAR66(인피니언 테크놀로지스)이다. 접합부 용량은 약 0.4pF, 패키지 1개에 2소자 다이오드가 들어 있으므로 그림 8과 같은 용도에 최적이다.




임피던스가 높은 회로에서는 쇼트키 배리어 다이오드를 사용하지 않는다
쇼트키 배리어 다이오드(SBD)는 일반적인 PN 접합 다이오드에 비해 역회복 시간이 짧고 고속으로 스위칭할 수 있으므로, 스위칭 전원이나 고주파 회로의 스위칭용으로 사용된다. 순전압도 낮기 때문에 대전류를 흘려도 손실이 적고 발열도 작아진다.
그러나 PN 접합 다이오드보다 역전류가 크다는 특성도 있다. 특히 고온으로 되면 역전류가 증가한다.
그림 11은 소신호용 SBD BAT43의 역방향 특성을 나타낸 것이다. T_J는 접합부 온도이다. 예를 들어 역전압이 10V일 때 접합부 온도가 75℃까지 상승하면 약 4㎂의 역전류가 흐른다. 이렇게 되면 약 2.5MΩ의 저항이 병렬 접속되어 있는 셈이다.


1. 역전류가 오차의 원인으로 되는 예
그림 12는 센서의 프리앰프 회로이다. 센서의 출력 임피던스가 높으므로 회로의 입력 임피던스를 높이기 위해 비반전 증폭회로로 했다.
이 회로의 입력 임피던스는 OP 앰프의 입력 임피던스와 같아진다. 입력 바이어스 전류가 작은 FET 입력의 OP 앰프를 사용하면 회로의 입력 임피던스를 높일 수 있다.
D₁과 D₂는 OP 앰프의 입력 단자 보호를 위해 입력 전압을 GND에서 V_CC 사이에 클램프하는 다이오드이다. 디지털 회로에서는 다소 역전류가 커도 문제가 없으므로 순전압이 낮은 SBD가 많이 사용된다.
임피던스가 높은 아날로그 회로에 이러한 회로를 쉽게 사용하면 오차의 원인이 된다. 그림 12의 회로에서는 다이오드의 역전류에 의해 V_CC와 GND의 중간 전위에 직류 바이어스를 가한 것과 같은 상태로 되어 센서에서의 검출 전압에 오차가 발생할 수 있다. 더욱이 온도 변화에 의해 오차 요인이 변동한다.


2. 역전류가 큰 이유
일반적인 PN 접합의 다이오드 정류 동작은 PN 접합부에 발생하는 공핍층이라는 에너지 장벽이 역전압으로 확산되어 전류가 흐르지 않게 되는 현상을 이용하고 있다. SBD는 금속과 반도체의 접합에 의해 발생하는 쇼트키 장벽(쇼트키 배리어)을 이용하고 있다.
SBD의 순전압이 낮고 역전류가 큰 것은 에너지 장벽이 PN접합보다 낮기 때문이다. 역방향인 경우에도 역시 장벽이 낮으므로 전류가 흐르기 쉽다.

3. 다이오드는 용도나 목적에 따라 구분해서 사용한다
그림 12의 회로에서는 D₁과 D₂를 PN 접합 다이오드로 변경 함으로써 역전류를 줄인다. 그림 13은 순전류가 같은 정도의 PN 접합 다이오드 역방향 특성을 나타낸 것이다. 그림 11의 접합부 온도 25℃의 특성과 비교하면 역전류는 한 자릿수 정도 작아졌다.




칩 수정은 100μW 이하에서 여진. 우선 C₁//C₂와 저항을 최적화한다

1. 최근의 수정 발진 회로에서는 C₁과 C₂의 값이 클 경우 위험하다
발진 회로의 부하용량은 수정진동자의 여진 전력을 좌우한다. 부하용량의 최적화는 시대의 흐름과 함께 바뀌고 있다. 진공관 시대에는 32pF이나 47pF 등과 같은 큰 값이 많이 사용됐다. TTL-IC 시대에는 16pF이 나 32pF 등으로 바뀌었으며, CMOS 발진 회로 시대가 되어서는 8pF이나 12pF이 주류를 이루었다. 또한, 소형 표면실장 (SMD) 수정진동자에서는 6pF이나 7pF 등 작은 부하용량으로 만들어진 수정진동자도 많다.
(1) 오래된‘표준 회로’의 상수를 사용하는 사람은 위험하다
시대의 흐름이기도 하지만, 그 나름의 이유가 있어 부하용량이 작아지고 있는 것이다.
CMOS 발진 회로가 주류인 현대에도 부하용량 값만큼은 예전 그대로 16pF이나 32pF 등의 부하용량을 가진 수정진동자가 사용되고 있는 예도 있다.

2. C₁과 C₂가 너무 크면 내부 수정편이 파괴된다
수정진동자 내부에서 소비되는 전력이 수정진동자 제조사에서 허용된 값을 초과한 상태에서 수정진동자를 발진시키는 것을 과여진이라고 한다. 과여진은 주파수 변동이나 점프 혹은 항구적인 특성 열화를 초래한다

3. 발진 회로의 부하용량과 수정진동자의 부하용량은 다르다

어째서 CMOS 발진 회로의 부하용량을 크게 하는 것은 안 되고 부하용량을 작게 하는 것은 좋은지, CMOS 발진 회로의 부하용량과 여진 전력의 관계에 대해 검증해 보자. 
그림 14는 일반적인 20MHz CMOS 발진 회로이다. ‘발진 회로의 부하용량 C_L’이란 수정진동자를 접속하는 단자에서 본 회로 측의 용량성 리액턴스(커패시턴스)이다. 사양서에 기 록된 수정진동자의 부하용량 C_L이 가령 8pF인 경우 C₁이나 C₂ 에 8pF을 사용하는 방법이 있지만 이것은 완전한 오해이다. 

‘수정진동자의 부하용량 C_L’이란 수정진동자를 제조할 때 수정진동자에 직렬 접속하여 공진 주파 수를 미세 조정하고 공칭 주파수에 맞 추기 위한 콘덴서를 가리킨다. 이 때 ‘수정진동자의 부하용량 C_L’과‘발진 회로의 부하용량 C_L’이 같아지도록 회 로를 설계하면 처음에 목적했던 주파수 를얻을수있다. 
그림 14의 수정 발진 회로에서 C₁, C₂ 를 변화시켰을 때의‘발진 회로의 부하 용량 C_L’은 그림 15와 같다. 발진 회로의 부하용량 C_L’은 C₁, C₂ 가 지배적이므로 이 콘덴서 2개의 합 성용량 값에 비례해 수정 발진 회로의 부하용량이 증가하고 있다. 

C₁과 C₂ 은 GND를 공통점으로 하여 수정진동자에 직렬 접 속되어 있으므로 합성용량은 (C₁C₂ )/(C₁＋C₂)로 구할 수 있다. C₁＝C₂ ＝10pF일 때의 합성용량은 5pF이다. 이 때의 C_L은 그 림 14에서 10pF이므로‘회로의 기생용량’(C₁, C₂ 이외의 용량 값)은 5pF(＝10－5)이다. 
그림 16은 마찬가지로 C₁과 C₂ 의 상수를 변화시켜 수정진동 자의 여진 전력(수정진동자 내부에서 소비되는 전력)을 측정 한 것이다. C₁과 C₂ 의 회로상수에 비례하여 여진 전력도 증가 하고 있다. 주의해야 할 점은 C₁＝C₁≒8pF으로 해도 수정진동 자의 여진 전력은 500μW의 큰 값이 된다는 것이다. 일반적인 20MHz 수정진동자에서는 형상에 따라서도 다르지만 여진 전 력은 100μW 이하에서 발진시켜야 한다. 

즉, 수정진동자의 부하용량 C_L 과 발진 회로의 부하용량 C_L 이 같아지도록 C₁과 C₁의 용량값을 결정하면 여진 전력이 너 무 커서 수정진동자가 파괴되는 경우가 있다. 이 회로의 경우 에는 덤핑 저항을 사용하는 등의 방법으로 여진 전력을 작게 해야 한다.


칩 수정은 100μW 이하에서 여진. 전원전압은 가급적 낮게

1. 전원전압이 낮을수록 칩 수정진동자는 안정적으로 발진한다
CMOS 발진 회로에서는 IN 단자에 나타나는 발진 진폭이 증폭되어 OUT 단자에 나타난다. 이 때의 전압을 낮춤으로써 수정진동자의 여진 전력을 낮춰 수정진동자를 안정적으로 발진시킬 수 있다.
(1) 칩 수정진동자의 허용 여진 전력은 상한 100μW
최근의 소형 표면실장(SMD) 수정진동자는 허용 여진 전력을 낮춰 발진시키지 않으면 주파수의 안정도가 악화된다. 주파수에 따라서도 다르지만 일반적으로는 100μW를 상한으로 생각하면 될 것이다.
(2) 여진 전력은 V₂÷R로 구한다
수정진동자의 여진 전력은 일반적으로 전력계산식인 V₂÷R로 계산된다. 엄밀히 말하면 다르지만 수정 발진 회로에서는 그림 17의 V₂와 R_L(수정진동자의 부하 시 공진 저항)이 여기에 해당한다.

(3) 내부 저항 R은 20Ω 미만(주파수 10MHz 이상)
10MHz를 초과하는 주파수대, 특히 20MHz 이상인 경우에 는 직렬 저항(내부 저항)이 20Ω미만인 수정진동자가 많아지고 있다.
이러한 수정진동자를 5V 동작의 발진 회로로 발진시키면 대부분의 경우 허용 여진 전력을 초과한다. 이러한 발진 회로에서 여진 전력을 낮추려고 하면 덤핑 저항 추가나 C₁과 C₂의 값을 불균형하게 하는 등의 대책이 필요해져 회로 설계에 무리가 발생한다.
(4) 발진 회로의 전원전압을 낮추면 여진 전력을 간단하게 줄일 수 있다
OUT 단자의 V₂ 전압은 IC의 전원 회로에서 공급되므로 발진 회로의 전원전압을 낮추면 수정진동자의 여진 전력을 낮출수 있다. 5V 동작의 발진 회로와 3.3V 동작의 경우를 비교하면 5² ＞ 3.3²이므로 3.3V에서 발진 회로를 설계하면 1/2 이하로 여진 전력을 작게 할 수 있다.
5V에서 동작하는 LSI를 설계하는 경우 등에도 발진 회로의 전원전압은 3.3V 이하, 예를 들어 2.2V 등의 저전압에서 동작하도록 설계하면 여진 전력이 낮은 수정 발진 회로로 되어 안정적인 발진 주파수를 얻을 수 있다. 물론 발진 회로의 부성 저항이 충분히 커야 한다.


고주파 전류는 임피던스가 높은 소자와 낮은 소자를 조합하여 교통정리

1. 바이패스 콘덴서는 많이 설치한다고 좋은 것이 아니다
각각의 회로에 흐르는 신호나 잡음 전류는 전원이나 다른 회로에 대해서는 쓸모없는 존재이다. 잡음이나 피드백에 의한 발진의 원인이 되어 안정되지 않는다. 그래서 잡음 전압을 없앨 목적으로 전원에 바이패스 콘덴서(Bypass Condenser)를 넣은 것이 그림 18에 나타난 회로이다. 각 회로 바로 옆에도 동일하게 바이패스 콘덴서가 들어 있다. 
그림 18에서는 바이패스 콘덴서 몇 개를 이 전원 라인에 병렬로 넣었지만 대부분 효과가 없고 심해지는 경우도 있으며 잡음 전압의 편차가 많이 안정되지 않는다. 이것은 실제 복사나 잡음 대책에서 흔히 일어나는 현상이다


2. 멀리서 병렬로 들어오는 바이패스 콘덴서는 폐해가 된다
확실히 바이패스 콘덴서를 용량 측면에서 생각했을 경우, C₂나 추가 콘덴서로 인해 전체 용량이 증가하며 이 전원 라인 전체의 임피던스가 내려가므로 전압이 내려가는 효과가 나온다고 생각하기 쉽다. 그러나 전류 측면에서 보면, 지금까지 C₁만 흘렀던 짧은 루프의 고주파 전류가 다른 회로의 바이패스콘덴서 C₂와 추가한 콘덴서에도 흐르게 된다. 더욱이 다른 회로의 임피던스가 낮을수록 유출되는 전류가 커진다.
회로 1의 고주파 전류는 C₁의 바이패스 콘덴서에 의해 짧은 전류 루프로 되어도 괜찮지만 C₂나 추가한 콘덴서를 통해 큰전류 루프가 형성되어 버린다. 따라서 복사나 그라운드 패턴을 통해 전류가 흘러 전위차가 발생, 다른 회로에 생각지 않은 영향을 주게 된다.
루프가 크므로 선재를 움직이고 부품을 움직이는 등 약간의 주위 조건 변화로 특성이 변화하며 스프리어스가 변화하고 노이즈가 나오는 등의 증상이 생긴다.

3. 임피던스의 고저를 조합하여 전류 제어
그림 18의 경우에는 회로 ①과 회로 ② 사이에 높은 임피던스가 되는 소자, 예를 들면 저항이나 인덕턴스 등의 임피던스가 높은 것을 삽입함으로써 루프를 잘라내야 한다.
그림 19와 같이 바이패스 콘덴서 C와 디커플링 L로 임피던스의 고저를 π형(병렬 저Z-직렬 고Z-병렬 저Z) 혹은 T형(직렬 고Z-병렬 저Z-직렬 고Z)으로 묶을 필요가 있다.


4. 바이패스 콘덴스와 디커플링 저항을 조합한다
(1) 디커플링 저항 있음
그림 20은 회로 1과 회로 2 사이에 100Ω의 디커플링 저항을 삽입한 경우이다. 회로 ①에서 예를 들면, 100Ω의 임피던스를 가진 신호/잡음원에 대해 ESR＝1Ω의 바이패스 콘덴서를 제거하면 C₁에서 1/100(약 40dB)의 효과가 있다.
또한, R₁과 C₂로도 1/100이 되므로 회로 2측에 나타나는 것은 전체적으로 대략 －80dB이 된다. R₁이 큰 효과가 있다는 것을 알 수 있다.

(2) 디커플링 저항 없음
R₁의 디커플링 저항이 없을 경우에는 각 회로나 전원에 존재하는 각각의 바이패스 콘덴서가 모두 병렬 상태이다. 그림21과 같이 회로 ①의 신호/잡음원에 대해 C₁, C₂2개의 병렬에서 임피던스가 0.5Ω으로 된다. 이것은 전압으로 －6dB밖에 안 된다. 이 전류는 C₁과 C₂로 양분되어 흐르므로 고주파 전류의 루프가 2개 형성된다. C₂를 흐르는 전류는 큰 루프가 되며 회로 ② 측의 전류에 중첩된다.


5. 고주파 전류가 가급적 누설되지 않도록 다른 것에서 분리한다
잡음 전압을 제거하려고 낮은 임피던스의 소자를 병렬로 넣으면 거기에 전류가 흐르므로 오히려 영향을 준다. 이 큰 고주파전류루프에는몇가지폐해가있다.
① 이 전원 라인, 기판 패턴에 흐르는 잡음 전류가 다른 라인과 결합한다
② 루프 내 저항에 의해 발생하는 고주파 전류의 전위차가 다른 회로에 영향을 준다
③ 전류 루프가 안테나로 되어 복사한다
회로에서 발생하는 고주파 전류는 그 바로 옆 바이패스 콘덴서에게 맡기고, 이 바이패스 콘덴서의 그라운드 위치는 전류 루프가 작아지도록 한다.

6. 3단자형 필터도 같은 원리
그림 22와 같은 3단자형 노이즈 대책 부품의 내부 구성은 L과 C가 T형 또는 π형 필터로 구성되어 있다. 일반적으로는 바이패스 콘덴서가 들어간 전원 회로나 낮은 임피던스 회로 사이를 분리하기 위한 T형 구성이 효과적이므로 많이 사용된다.
그림 18과 같은 경우 두 회로에 각각 바이패스 콘덴서가 들어가 고주파수의 임피던스가 낮아졌으므로, T형 필터 소자를 사이에 넣으면 임피던스의 높음-낮음-높음이 세트로 되어 디커플링 저항을 넣는 것 이상의 큰 효과가 있다.


7. 디커플링 저항값은 어느 정도가 좋을까?
일반적으로 소신호 회로와 같이 전류가 적고 전원전압이 다소 낮아져도 동작에 지장이 없는 것은 전원전압의 10% 정도 내려가는 정도의 저항을 디커플링으로서 삽입하여 전원 라인에서 회로를 의도적으로 잘라낸다.
전원전압이 내려가면 동작에 지장이 생기는 부분, 대전류가 흐르는 회로는 저항 대신 임피던스를 삽입한다. 낮은 주파수에 대해 인덕터는 효과가 없으므로 디커플링 효과로서는 저항이 더 유리하다. 수십Ω의 임피던스로도 잘라낼 수 있다면 낮은 임피던스의 바이패스 콘덴서의 효과가 커진다.
이러한 개념은 전원 회로 주위뿐만 아니라 고주파를 다루는데 있어서도 필요하다. 바이패스 콘덴서와 디커플링의 처리 모습을 보면 고주파 회로 설계의 경험이 어느 정도인지 알 수 있다.


PC에는 저항 성분이 약간 있는 편이 좋다
OP 앰프나 로직 회로의 전원 라인-그라운드 사이에는 바이패스 콘덴서를 실장한다. 다른 소자에서 전원 라인을 통해 간섭 받거나 전원 임피던스가 증가하여 동작이 불안정해지는 것을 방지하기 위한 것이다.
이 바이패스 콘덴서에는 저항 성분이 약간 있는 것이 더 좋다. 구체적으로는 전해 콘덴서와 세라믹 콘덴서를 병렬로 접속하고 전원 라인의 배선 패턴은 가능한 한 짧게 한다.

1. 확인! 바이패스 콘덴서와 배선 패턴의 L 성분에 의한 공진을 바이패스 콘덴서의 시리즈 저항 성분 ESR이완화할 수 있다
그림 23은OP 앰프회로의디커플링콘덴서를실장한예이다.
(1) C₁∼C₄ : 바이패스 콘덴서
고주파 특성이 뛰어난 0.01㎌∼0.1㎌의 세라믹 콘덴서를 사용한다.
(2) R₁∼R₄ : 프린트 배선 패턴에 기생하는 저항 성분
동박 두께 35㎛, 폭 0.5mm, 길이 50mm에서 약 50mΩ이다. 길이에 비례하고 폭, 동박 두께에 반비례한다.
(3) L₁∼L₄ : 프린트 배선 패턴의 기생 인덕턴스 성분
동박 두께 35㎛, 폭 1mm, 길이 10mm에서 약 7nH이다. 이값은 프린트 기판과 마주보는 면에 아무 것도 없을 경우이다.  동박 두께, 폭, 길이와 인덕턴스의 관계는 복잡하다. 길이만 2배가 되면 인덕턴스는 2.5배 정도로 증가한다.⁽¹⁾

그림 24와 같이 전원 라인의 디커플링 회로만 단순화고 그주파수 특성과 스텝 응답을 시뮬레이션으로 구해 본다. R₁, L₁은 기생 저항(50mΩ)과 기생 인덕턴스(50nH)이다. C₁과 C₂는 디커플링 콘덴서이다. R₂는 C₂의 시리즈 저항(등가 직렬 저항: ESR)이다. R₂를 파라미터로 하여 평가한다.

V₂에서 시험 신호로서 정현파를 입력하고 V₀의 주파수 특성을 시뮬레이션 해석한다.
I₁은 OP 앰프의 전류 변화를 나타내기 위한 부하이며, 펄스 전류를 발생시키는 스텝 응답 시험용 전류원이다. IP는 전류프로브이다.
그림 25는 V₂에서 V_out까지(V_out/V₂)의 주파수 특성을 나타낸 것이다. R₂에 의해 L₁과 C₁에 의한 공진 회로 Q가 덤프됐다. 100m∼300mΩ에서는 주파수 응답에 피크가 발생하지 않아 정직한 감쇠 특성이 된다는 것을 알 수 있다.

그림 26은 펄스 전류에 의한 스텝 응답으로, OP 앰프 전원전류의 변화를 모의했다. R＝∞(C₂＝0과 등가)에서는 100mA의 펄스 전류에 의해 100mA_P-P 이상의 전원 변동이 일어난다는 것이 나타났다. R₂＝100mΩ에서는 5mV 이하의 오버슈트로 수렴됐다.


2. ESR이 큰 알루미늄 전해 콘덴서가 최적!
시뮬레이션 결과에서 봤을 때 디커플링 회로에는 고주파 성분이 뛰어난 콘덴서와 적당한 저항이 직렬로 되어 있는 대용량 콘덴서를 병렬로 실장하는 것이 효과적이라는 것을 알 수 있었다.
그림 27은 간략화한 전해 콘덴서의 등가 회로와 주파수 특성이다. 커패시터 성분 C와 등가 직렬 저항(ESR), 등가 직렬 인덕턴스(ESL)의 시리즈 회로로 됐다.

알루미늄 전해 콘덴서는 큰 등가 직렬 저항이 결점으로 여겨지고 있다. 그러나 이 ESR을 그림 24의 R₂로 대체할 수 있다면 어떻게 될까. 알루미늄 전해 콘덴서를 C와 R이 직렬로 된 복합 부품이라고 생각하고, 적극적으로 평소에 악역이었던 ESR을 활용하는 것이다.
10㎌, 25V급 전해 콘덴서인 ESR은 1∼2Ω으로 약간 높지만 그 역할은 충분히 담당할 수 있다. 그림 28은 이상에 가까운 OP 앰프의 디커플링 회로 예를 나타낸 것이다. 게인 밴드폭 GBW 곱이 100MHz 이상인 고속 OP 앰프에는 1nF 정도의 소용량 세라믹 콘덴서를 가장 안쪽에 배치하고 이어서 중간 용량의 세라믹 콘덴서를, 그리고 대용량 전해 콘덴서를 가장 바깥쪽에 배치한다.


3. 전원 라인의 배선 패턴은 짧은 편이 좋다
OP 앰프의 PSRR은 고주파가 되면 악화된다. 그림 26의 R₂＝∞(C₂＝0)와 같이 어느 특정한 높은 주파수에서 전원전압이 진동하게 되면 OP 앰프 출력의 주파수 응답이나 방형파 응답 파형에 악영향이 나타날 가능성이 높아진다. 이 현상의 주요인은 배선 패턴의 기생 인덕턴스에 있다. 전원 라인의 배선 패턴은 짧은 것이 가장 좋다.



앰프의 IN/OUT과 수정진동자간 패턴 2개는 짧게 연결하지 않도록 한다

1. 수정진동자와 마이컴의 접속이 길면 위험하다
수정 발진 회로는 프린트 기판 배선 패턴 설계에 따라 발진하지 않는 경우가 있다. 사진 1은 수정진동자와 LSI를 연결하는 기판 패턴이 길게 평행으로 당겨진 최악의 프린트 기판을 나타낸 것이다.
이러한 기판에서는 LSI 내장 발진 앰프의 증폭도가 떨어진다. CMOS 발진 회로에서는 IN 단자와 OUT 단자의 발진 진폭이 역상이므로 이 단자에 콘덴서를 접속하면 반전 증폭기의 게인을 저하시키는 것이다.
사진 1(b)에 나타난 브레드보드의 예는 1.5cm의 Ø0.3 도금선 2개를 약 1mm 간격으로 평행하게 납땜한 것이다. 단자간 용량은 0.536pF이다.


2. 드라이브 능력(부성 저항)이 저하되는 것을 확인한다
그림 29(a)의 회로는 범용 인버터인 TC74HCU04를 사용한 20MHz의 CMOS 발진 회로이다. 이 발진 회로의 IN-OUT 단자 사이에 0.536pF에 가까운 값의 칩 콘덴서 0.5pF을 접속하여 부성 저항을 측정하면 그림 30과 같이 된다. C₁과 C₂를 변화시켜 저항 치환법이라는 방법으로 발진 회로의 부성 저항을 측정했다.



일반적으로 수정 발진 회로에서 널리 사용되는 C₁＝C₂＝8∼12pF이나 그 이하의 영역에서 부성 저항이 대폭 감소했다. 발진 회로의 IN-OUT 단자간 용량값이 발진 회로의 드라이브능력(부성 저항)을 감소시킨다는 것을 알 수 있었다.
이 실험에서는 비교적 게인이 큰 인버터를 사용했으므로 비발진 상태가 되지는 않았다. 그러나 게인이 더 작은 마이컴에서는 비발진 트러블이 보이는 경우가 있다.
수정 발진 회로를 프린트 기판 상에 설계할 경우 IN과 OUT의 단자간 용량이 최소로 되도록 설계하면 부성 저항 감소를 예방할 수 있다.
단자간 용량을 최소화하기 위해서는 패턴 길이를 최단으로 하거나 패턴끼리 너무 가깝게 접근시키지 않도록 하는 것이 중요하다.


本記事는 日本CQ出版社가 發行하는「トランジスタ技術」誌와의 著作權協定에 依據하여 提供받은 資料입니다.

출처: http://www.hellot.co.kr/new_hellot/search/search_magazine_read.html?idx=10344