표준 PCB 적층 기판에서 비아 효과의 이해

표준 PCB 적층 기판에서 비아 효과의 이해

 

표준 PCB 적층 기판에서 비아 효과의 이해

신속한 계산 및 정보 전송에 대한 요구가 증가하면서 다양한 Gbps 범위에서 작동 가능한 신호 운반용 기판이
PCB에 포함되고 있다. 이들 기판은 10Gbps 이상의 데이터 속도 및 25∼28Gbps의 
SERDES 표준을 목표로 하는데 이처럼 신호 속도가 빨라짐에 따라 설계 시 신호 경로 컴포넌트, 상호연결, 
중요한 유전 손실 등의 문제, 추적이 불가능한 부분의 임피던스 비연속성 등과 같은 문제들이 제시되고 있다.
따라서 이 글에서는 이러한 문제점들을 해결하기 위해 PCB 적층 기판에서 비아 구성에 초점을 맞춰 
그 영향을 살펴본다.

Dr. Zhen Mu Mentor Graphics

최근 들어 신속한 계산 및 정보 전송에 대한 요구가 급증함에 따라, 대부분의 설계에서는 다양한 Gbps 범위에서 작동하는 신호 운반용 기판이 제품에 포함되고 있는데, 이를 통해 개선된 메모리 설계는 10Gbps 이상의 데이터 속도를 목표로 하며 동시에 SERDES 표준은 25∼28Gbps를 향해 발전해 나아가고 있는 실정이다. 그러나 이 같은 신호 속도의 변화로 인해 설계와 관련해 이전에는 존재하지 않았던 새로운 과제들이 제시되고 있다.
예를 들면 기판상의 신호 경로 컴포넌트, 상호연결, 중요한 유전 손실 등의 문제, 추적이 불가능한 부분의 임피던스 비연속성 등과 같은 문제들이 그것인데, 이들은 기존의 보다 낮은 신호 속도에서는 그다지 중요시되지 않았던 사안들이다.
이 중 특히 전형적인 SERDES 채널(그림 1)에서의 비연속성은 신호의 스위칭 계층을 위한 비아, 다층 기판 연결을 구현하는 커넥터, 패키지에서 발생하는 것으로, PCB 설계자들에게는 이러한 비연속성 유발 요인 가운데 비아 구성만 통제가 가능한 것으로 확인됐다.



따라서 여기서는 표준 PCB 스택업을 통한 단일 비아를 구체적으로 살펴볼 계획이다. 일반적으로 비아를 관통하는 신호의 속도가 느릴 경우에는(보다 정확히 말해, 상승/하강 시간이 길어지는 경우) 이러한 비아 효과(via effect)는 크게 중요하지 않다.
그러나 신호 에지 속도가 빨라질 경우에는(상승-하락 시간이 약 100ps까지 감소되는 경우) 비아가 현저한 지연과 신호 저하를 발생시키는 것으로 조사됐다(그림 2). 



게다가 이들은 실제 3D 구조에서 신호 무결성(SI)에 영향을 미치는 전형적인 비연속성 요소에 포함되므로 주의가 요구된다.
특히 채널 분석의 경우에는 신호 경로에서 차동 비아가 사용되는데, 그 구성 방식으로 인해 신호 저하가 초래될 수 있다. 이와 관련해 가장 주목해야 할 부분은 바로 비아 스터브이다.
길다란 비아 스터브는 특정 주파수에서 신호 전송을 완전히 방해할 수 있다. 그 예로 그림 3은 16계층의 기판에서 한 쌍의 차동 비아를 보여주는데, 이것은 스터브 유무에 따른 구성을 통해 S-파라미터를 비교할 수 있도록 해준다.



이를 확인한 결과, 비아 스터브는 원치 않는 공명 피크(이 사례의 경우 약 8GHz)를 유발하며 이로 인해 특정 주파수에서는 스펙트럼의 신호 컴포넌트가 전송될 수 없는 것으로 나타났다. 더욱이 스터브를 포함한 아이 다이어그램(eye diagram)에서는 보다 작은 아이 개구부가 수신 종단에서 관찰됐다.
이를 기반으로 보통 채널상의 차동 신호가 한 개의 진입 계층(entering layer)과 한 개의 기존 계층을 포함한다는 사실을 고려했을 때, 다수의 비아 패드가 사용되지 않은 상태로 남게 될 것으로 추측됐다. 이는 패드가 SI 문제의 주요 요인이 될 수 있다는 가능성을 제시한다.
그림 4는 그 예로서 26개 계층으로 구성된 적층 기판을 통과하는 한 쌍의 비아를 보여준다.



그림에서 관찰할 수 있는 것처럼 설계자가 비기능 패드를 그대로 방치해 둘 경우, 낮은 주파수에서 높은 공명 피크가 발생할 가능성은 커진다. 그러나 이러한 패드를 제거한다면 피크가 보다 높은 주파수 범위에서 나타나도록 유도해 신호 전송에 도움을 줄 수 있다. 특히 이러한 설계 방법은 백-드릴링 기법을 통해 기다란 비아 스터브를 제거하는 것이 불가능한 경우에 매우 유용하다.
한편 비아는 계층이 변경됐을 때 신호 라우팅을 위한 수단으로도 사용될 수 있다. 하지만 이때 참조 평면이 트레이스에 제공하는 리턴 전류 경로는 계층 스위칭이 발생했을 때 방해를 받을 수 있으며, 이러한 상황이 발생했을 경우 트레이스 임피던스도 영향을 받게 된다.
이에 대응해 비아에서 임피던스 변경(또는 비연속성)으로 인한 리플렉션을 방지할 목적으로, 신호에 대한 전류 리턴 경로를 유지할 수 있도록 다양한 Gbps 설계에서 스티칭(또는 그라운드) 비아를 추가하는 방법이 권장되고 있다.
그러나 이 경우 추가 비아가 기판의 소중한 공간을 상당 부분 차지한다는 점을 고려하면 설계자들은 최선의 결정을 내리기 위해 스티칭 비아가 절대적으로 필요한 시기나 스티칭 비아 효과 없이도 설계가 적절하게 작동할 수 있는 경우를 정확히 파악하고 있어야 한다.
이와 관련해 그림 5는 스티칭 비아 유무에 따른 비아 구성의 결과와 신호 비아로 인한 거리 변화를 보여준다. 



이 경우 설계자들은 스티칭 비아를 신호 비아에 보다 가까이 배치할 필요가 있다. 하지만 비아 비연속성과 관련해 0.5dB의 손실이 허용된다면 여기에는 굳이 스티칭 비아를 사용할 필요는 없다.
또한 라우팅 공간에 제약이 따를 경우, 설계자들은 필요한 스티칭 비아의 수를 정확히 파악하는 것이 요구되는데 이에 대한 선택은 설계자가 관심있어 하는 주파수 대역에 따라 달라질 수 있다. 그림 6은 그 예로서 제시된 스티칭 제시된 비아의 각기 다른 수치에 따른 영향을 보여준다.



그림을 살펴보면 6계층 설계에서 스티칭 비아의 수는 약 14Ghz까지는 그다지 큰 변화를 나타내지 않지만, 삽입 손실의 차이는 단일 비아 주변에 1개의 스티칭 비아와 4개의 스티칭 비아가 배치됐을 경우 20GHz에서 0.3dB를 나타내는 것을 알 수 있다. 이로써 설계자들은 노이즈 예산(noise budget), 즉 설계 허용에 기반해 적절한 스티칭 비아를 선택해야 한다는 사실을 다시 한번 확인할 수 있었다.
지금까지 필자는 단일 비아(또는 쌍)의 움직임에 대해 살펴보았다. 이를 보다 면밀히 관찰한 결과 두 개의 단일 비아가 동일한 평면 쌍을 통과하면 비아는 평면 캐비티를 통해 신호 네트워크(signal net)로 커플링 노이즈를 생성하는 것이 가능한 것으로 입증됐다.
이어서 다음 부분에서는 그림 7에 나타낸 사례를 집중적으로 살펴볼 계획인데, 이 경우 테스트가 진행 중인 채널은 PCIExpress 신호를 운반하고, 동일한 기판에 라우팅된 몇 개의 DDR2 신호가 존재하도록 시료를 형성했다. 



그리고 이때 사용된 DDR 신호는 PCIExpress 채널에서 멀리 떨어져 있지만(트레이스 커플링이 없음), 양 신호의 비아는 동일한 평면 계층을 통과하도록 구성했다.
이 경우 DDR 버스의 DQ 네트워크가 변경되면 노이즈가 평면 캐비티에서 발생하는데 이것은 PCIExpress 채널의 비아를 향해 이동하는 것은 물론 확보도 가능하다. 게다가 이러한 현상은 수신 종단의 아이 다이어그램을 통해서도 관찰 가능한 것으로, 비아 커플링 노이즈로 인해 아이 개구부가 줄어든다는 사실도 추가적으로 확인할 수 있었다.
요약하자면 신호 경로의 비아에서 비롯된 비연속성 효과는 다양한 Gbps 채널의 아이 다이어그램에서 현저한 저하를 생성하는 것으로 나타났다. 하지만 이러한 영향을 무시하거나 이를 추정할 수 있는 기존의 간단한 모델을 사용하는 것은 더 이상 허용되지 않고 있다.

출처: http://www.hellot.co.kr/new_hellot/magazine/magazine_read.html?code=103&sub=001&idx=12513