기판 레벨 시뮬레이션과 PCB 설계 공정의 이해

기판 레벨 시뮬레이션과 PCB 설계 공정의 이해

 

기판 레벨 시뮬레이션과 PCB 설계 공정의 이해

 

기판 레벨의 시뮬레이션을 실시할 경우 개념 단계에서 잠재적인 문제를 파악해 손쉬운 해결이 가능하고 추가적인 비용이 발생하는 것을 막을 수 있다. 또한 설계 공정에서 추가 문제가 발생하는 것을 예방하고 최종 단계에서의 치명적인 변경도 방지할 수 있다. 이 글에서는 프로세스 중에 발생하는 오류를 방지하기 위해 기판 레벨 시뮬레이션 및 설계 공정의 각 단계에서 필수적으로 확인해야 할 사항들을 짚어본다.

Barry Olney IN-CIRCUIT DESIGN PTY LTD.

 

고속 디지털 멀티레이어 기판은 어떠한 추가적인 작업을 실행할 필요 없이 처음부터 적합한 작업을 수행하도록 설계가 가능하다.

이를 사용할 경우 사용자는 검증된 공정을 통해 신뢰할 만하고 제조 가능한 설계를 구현함으로써 규격을 준수하고 생산 일정과 예산 요구사항을 만족시킬 수 있다.

일반적으로 컴퓨터 기반의 고속 설계는 3번의 반복 과정을 거쳐 특정 결과물을 생산해낸다. 그러나 현재 생산되고 있는 제품의 수명이 매우 짧아짐에 따라 시장 출시 시기가 핵심 요소로 강조되고 있는 실정이다.

또한 한 번의 기판 반복에는 약 2만5천 달러 이상의 비용이 소요된다. 하지만 이 비용은 엔지니어링 시간에만 해당되는 것을 산출한 것으로, 제품의 시장 출시 연기로 인한 비용은 고려하지 않은 것이다. 즉, 적절한 기회를 놓칠 경우 수 십만 달러의 비용 손실이 발생할 수 있다.

이와 더불어 설계 공정 후반부에 변경이 발생할 경우에는 보다 많은 시간, 인력, 재료가 소모되므로 이는 결국 비용 손실로 이어질 수 있다. 따라서 기판 레벨 시뮬레이션을 적용해 설계 공정 초기에 문제를 파악함으로써 커다란 문제로 악화되기 전에 오류를 바로잡는 것이 필요하다.

 

 

그림 1에서 보이는 것처럼 개념 단계에서 발생하는 설계 변경은 어떠한 비용 손실도 유발시키지 않는다. 그러나 디자인 단계에서 발생하는 설계 변경의 경우, 약간의 추가적인 시간을 필요로 하며, 테스트 단계에서 설계 변경이 발생할 경우에는 한 단계 뒤로 돌아가 재설계하는 것이 요구된다.

더 나아가 생산 단계에서 설계 변경이 발생할 경우에는 상황이 보다 악화돼 이를 바로 잡는데 수백만달러의 비용이 필요할 뿐만 아니라 기업 이미지도 타격을 입을 수 있다.

이러한 손실을 방지하기 위해 기판 레벨의 시뮬레이션을 실시할 경우 비용을 절감할 수 있다.

특히 개념 단계에서 잠재적인 문제를 파악하면 손쉬운 해결이 가능하고, 설계 공정에서 추가 문제를 포착하면 최종 단계에서 발생하는 치명적인 변경을 막을 수 있다.

따라서 작은 문제들이 심각한 문제로 커지기 전 작은 문제들을 포착하기 위해 전체 설계 공정 동안 볼을 주시할 필요가 있다.

이를 위해 적용되는 기판 레벨 시뮬레이션 및 설계 공정은 다음과 같은 사항을 모두 포괄해야 한다.

① 적층(스택업) 계획

② PDN 계획

③설계규칙 및 DFM

④ 레이아웃 이전의 시뮬레이션

⑤ 혼합된 아날로그 디지털 기술

⑥주요배치

⑦ 인터랙티브 배치 및 라우팅 전략

⑧주요라우팅

⑨ 배치 이후의 시뮬레이션

(이미 완료)

이에 따른 각 사항별 고려해야 할 몇가지 초기 요소들을 살펴보면 다음과 같다.

 

1. 적층 계획

 

PCB 적층 시 배치는 다양한 요소들의 영향을 받긴 하지만, 요구사항이 무엇이든 간에 잠재적 문제를 방지하기 위해서는 다음 규칙들을 순서대로 준수해야 한다.

·모든 신호 레이어는 기준면과 인접한 상태로 매우 밀접하게 커플링돼, 명확한 회귀 경로를 생성하고 기판측 크로스토크를 제거할 수 있 어야 한다.

·고주파에서 인덕턴스를 줄이려면 양호한 플레인 간 커패시턴스를 구축해야 한다.

·방사를 줄이기 위해서는 플레인 간에 고속 신호를 라우팅해야 한다.

·기판은 짝수의 레이어로 대칭을 이뤄 제조 및 리플로우 동안 PCB 휨을 방지해야 한다.

·적층은 다양한 각기 다른 기술들을 수용할 수 있어야 한다.

플레인 간 강력한 커플링 그리고 레이어와 플레인 간 강력한 커플링을 형성하도록 한결같은 적층 환경을 설정하는 것은 실현 불가능하다.

왜냐하면 이것은 레이어 수와 이용 가능한 재료에 의존하는 바가 크기 때문이다. 일반적으로 4개 또는 6개 레이어로 구성된 기판은 이러한 문제를 포함하고 있는 경우가 많다.

하지만 다행히도 이보다 적은 레이어 수의 기판이 일반적으로 100MHz이하의 설계에 사용되고 있으므로, 플레인 간 커패시턴스가 이들 주파수에서는 그렇게 중요한 문제로 부각되지 않고 있다.

이러한 점들을 고려했을 때 시작부터 기판 적층을 계획함으로써 단일 종단 및 차동 임피던스가 기술 요건을 충족시킬 수 있도록 보장하는 것이 무엇보다 중요하다.

또한 선정된 제조업체에서 원하는 재료를 이용할 수 있는지 확인하는 것이 필요하다.

이러한 단계는 일반적으로 놓치기 쉽지만 잠재적 오류를 줄이기 위해 간과돼서는 안 된다.

특히 설계 공정이 마무리되어 가는 중에 적층을 변경한다는 것은 정확한 임피던스를 달성하기 위해 트레이스 폭과 간격을 변경해야 한다는 것을 의미하므로 이는 다수의 불필요한 작업을 발생시킬 수 있다.

게다가 이 단계에서는 적층 시 파워 플레인을 어디에 위치시킬지 결정할 필요가 있는데, 정확한 회귀 경로를 제공하기 위해서는 모든 단일 계층이 그것과 인접한 기준면(그라운드 또는 파워)을 확보해야 한다는 점도 주의해야 한다.

 

2. PDN 계획

 

배전 네트워크(PDN)의 설계 또한 개념 설계 프로세스의 매우 중요한 부분이다.

따라서 기판에 칩을 장착하기 전에 안정적인 파워 전달 시스템을 구축할수 있어야 한다.

여기서 PDN의 AC 분석은 신뢰할 만한 제품 실행을 위해 필요한 주파수 대역에서 가능한 낮고 일관된 수준의 PDN 유효 임피던스를 유지할 수 있도록 도와준다.

또한 스위치 모드의 전압 조정 모듈(VRM)은 최대 30KHz까지 낮은 임피던스를 제공한다. 그러면 바이패스 탄탈 콘덴서는 최대 10MHz까지 임피던스를 낮춰주고, 세라믹 콘덴서는 최대 몇 백 MHz의 고주파 디커플링을 지원한다.

이와 더불어 PCB의 power-to-ground 플레인 커패시턴스는 직렬 리드 인덕턴스가 없고 등가 직렬 저항(ESR)도 거의 없기 때문에 매우 높은 주파수에서도 노이즈를 줄여준다는 점에서 이상적인 콘덴서라고 할 수 있다.

이러한 과정은 시행착오(trial and error) 공정에 속하기 때문에 분석 툴의 도움을 받아 수행할 필요가 있다. 그림2의 ICD PDN Planner(www.icd.com.au에서 다운로드 가능)는 전형적인 디커플링 방식을 보여주는 것으로, VRM, 콘덴서, 플레인이 PDN의 유효 임피던스를 줄이기 위해 어떻게 사용되고 있는지를 나타낸다.

 

3. 설계 규칙 및 제조역량을 위한 설계(DFM)

 

설계 규칙은 계획도의 중요 지점에 구축 및 부여돼야 한다. 이를 통해 엔지니어는 배치 및 라우팅과 관련해 PCB 설계자에게 중도에 정보 손실 없이 원하는 바를 전달할 수 있다.

특히 PCB 데이터베이스에서 규칙이 수정된 경우에는 계획도에 주석을 달아 중요한 정보를 놓치지 않도록 주의해야 한다.

설계 규칙은 이용 가능한 관련 업계 문서 및 표준, 제조업체의 장치 규격에 기반을 두고 작성된다.

그 중 하나인 DDR2 규격(JESD79-2E)은 JEDEC에서 다운로드받을 수 있다. 또한 Micron, Xilinx, Altera 등에서는 다운로드를 통해 사용할 수 있는 설계 가이드와 설계 기법 문서를 제공한다.

또한 업계에서 수년에 걸쳐 개발된 IPC220 설계 문서 시리즈에는 SMT와 혼합 신호 멀티레이어 기판의 설계에 대한 기본 정보가 포함돼 있으며 이들은 기본적인 설계 규칙을 만드는 데 적용되고 있다.

이와 더불어 기술 규칙은 채택된 BGA 구성요소의 최소 피치를 기반으로 작성되며, 기본적으로 허용 가능한 최대 크기의 트레이스, 간격 및 비아를 유지하는 동시에 PCB 제조 비용을 최소화할 수 있도록 지원하고 있다.

일단 이들 규칙이 제정되고 나면, 바람직한 특성 임피던스(Zo) 및 차동 임피던스(Zdiff)에 필요한 적층을 산정해야 한다. 이것은 일반적으로 Zo=50ohms, Zdiff=100ohms이 된다. 이들 계산에 ICD Stackup Planner를 적용할 수도 있다.

이 경우 임피던스가 낮을수록 dI/dt가 증가하고 전류가 급격히 높아지며 (PDN에 적합하지 않음), 임피던스가 높을수록 보다 많은 EMI가 방출되고 외부 방해에 취약해진다는 점을 명심해야 한다. 따라서 양호한 Zo범위는 50∼60ohms이다.

한편 제조역량을 위한 설계(DFM)는 기존의 제조 공정 및 장비를 사용해 비용 효율적인 방식으로 생산 가능한 기판 제품을 설계하는 것을 주요 목표로 한다.

특히 인쇄 회로 어셈블리의 비용 절감은 제조 기술자에 의해서만 제어할 수 없는 부분이므로, DFM이 보다 많이 부각되고 있는 실정이다.

따라서 PCB 설계자가 비용 절감에 있어 중요한 역할을 수행하고 있긴 하지만, 전체 설계 공정에 걸쳐 DFM을 실행할 필요가 있다. 이와 관련해 공정이 한창 진행된 다음 문제를 발견할 경우 많은 시간과 비용 손실이 발생한다는 점을 명심해야 한다.

 

 

4. 배치 이전의 시뮬레이션

 

배치 이전 시뮬레이션 실행을 통해 설계자는 설계 공정 초반에 신호 무결성, 누화, EMC 문제를 예측하고 제거할 수 있다.

이것은 배치 이후 시뮬레이션을 시작하는 것보다 반복을 줄이면서 기판을 설계할 수 있는 가장 비용 효과적인 방법이다.

이 방법으로 통합 회로, 전송로, 커넥터, 수동 소자를 포함해 복잡한 상호연결 시나리오를 재빠르게 시뮬레이션할 수 있으며, 어떤 시나리오가 특정 설계에 가장 적합한지 파악할 수 있다.

또한 데이터, 어드레스 및 명령어에 대한 직렬 레지스터와 VTT 풀업의 값과 배치는 로드 간의 거리, 로드 수, 기판의 적층에 따라 달라지는데 시뮬레이션을 통해 최적의 결정을 할 수 있다. 단일 메모리 칩이 사용되고 트레이스 길이가 짧아지면 직렬 종단 장치가 필요하지 않을 것으로 판단된다.

 

5. 아날로그/디지털 혼합 기술

 

과거에는 단지 혼합된 아날로그/디지털 기술을 다루면 됐지만 오늘날에 는 급증하는 무선 통신 시장을 지원할 수 있는 무선 주파수(RF, Radia Freque-ncy) 및 아날로그 혼합 신호(AMS, Analog Mixed-signal) 기술이 PCB 설계에 있어 필수 요소로 자리잡고 있다.

이러한 디지털 시스템에는 상당한 노이즈를 갖는 RF 시스템이 포함되기 때문에 전파간섭이 발생할 가능성이 존재한다. 또한 전압 레벨이 상이한 디지털 기술은 상호 간 방해를 유발할 수 있다.

여기에 사용되고 있는 기술은 수년동안 TTL 장치(임계값이 높음)부터 오늘날의 고속 Gb/s 장치(500mV로 노이즈 마진이 낮은)에 이르기까지 상당한 변화를 거쳐왔다.

이러한 변화는 전력을 절약할 수 있는 보다 낮은 프로세서 코어 전압으로 바뀌고 있는 추세이다. 그러나 핵심 전압을 줄이면 최대 작동 주파수와 허용가능한 크로스토크 레벨도 낮아질 가능 성이 있다.

따라서 아날로그 회로에서는 외부 노이즈 소스가 일반적으로 주요 고려 대상이 됐지만 디지털 회로에서는 내부에서 발생한 노이즈 소스에 더 큰 관심이 쏠리고 있다.

전력 공급을 분배하는 데 플레인을 사용할 경우, 이들 신호의 그라운드 회귀 경로를 통해 크로스토크(커플링)가 발생할 수 있는데 이것을 흔히 공통 모드의 임피던스 커플링이라고 부른다. 기본적으로 귀환 신호는 플레인의 DC저항으로 인해 접지 전위를 상승시킬수 있다. 특히 이러한 문제는 디지털 신호가 존재하는 경우, 아날로그 회로에서 중요한 과제로 제시되고 있다.

또한 단일점 접지는 저주파 아날로그 회로에서는 이상적일 수 있지만, 디지털 회로에서는 노이즈 커플링 및 방출의 주요 원인이 되기도 한다. 따라서 아날로그/디지털 혼합 회로가 동일한 PCB에 사용될 경우 접지를 위한 최적의 방법은 하나의 일반적인 솔리드 플레인을 사용하여 트레이스 라우팅이 크로스토크를 유발하지 않도록 보장하는 것이 필요하다.

 

6. 주요 배치

 

복잡한 설계에서 우수한 라우팅 완료율을 확보하려면 배치가 중요하다. 기판에서 라우팅 실현이 어렵다면 이것은 배치 상태가 안 좋다는 것을 의미한다. 이러한 문제를 해결하기 위해 고속 신호를 배치하기 이전에 시뮬레이션을 실시할 경우 배치 시 상당한 이점을 얻을 수 있다. 
또한 핵심 넷은 특정 길이로 형성돼야 한다. 예를 들어 배치 이전의 시뮬레이션 결과, DDR2 메모리의 모든 제어라인, 명령어, 어드레스 상에서 1.5 인치의 균형 잡힌 T 섹션 라우트가 최고의 방법이고, 데이터 및 스트로브는 25mils 내에 매치되는 1.2 인치여야 한다고 제시되는 경우가 있다.

분명 이것은 충분한 여유를 갖고 실행되는 것이 아니므로 이들 장치에서 처음부터 정확하게 배치를 실행하는 것이 필요하다.

또한 기판의 중심에 프로세서를 배치하면 팬아웃되는 모든 신호를 허용하고 고속 신호에 가장 적합한 성형배선 (Star wiring)을 구현할 수 있다.

 

 

7. 인터랙티브 배치와 라우팅 전략

 

엔지니어가 논리적이며 기능적인 블록으로 구성도를 작성하면 이에 따라 PCB를 배치하고 라우팅해야 한다. 이때 구성도와 PCB 데이터베이스 간의 크로스 프로빙(Cross-probing)은 모든 주요 EDA 패키지에서 실행 가능한 것으로 실제로 설계 무결성을 위해 권장되고 있다.

예를 들면 PCB 설계자들이 레지스터를 기판에 무작위로 배치하는 경우가 자주 발견되고 있는데, 이 레지스터는 합리적으로 모든 곳에 배치 가능한 정적 풀업이 되거나 드라이버의 200mils 범위 내에 배치할 필요가 있는 고속 신호를 위한 직렬 종단장치로 이용돼야 한다.

이런 용도의 장치를 효과적으로 배치하기 위해 적절한 결정을 내리려면 모든 구성요소의 기능을 파악하는 것이 필요한데 이 경우 크로스 프로빙이 이를 실현시키는 도구로 이용되고 있다.

물론, 주요 배치를 우선 수행해야 한다. 그런 다음 가장 높은 주파수의 구성 요소를 커넥터와 가장 가까이 배치하고, 배치를 고속 장치에서 저속 장치로 단계적으로 수행할 필요가 있다.

이때 저주파 아날로그 장치는 코너에서 커넥터와 최대한 가장 먼 곳에 배치한다.

또한 구조도 상의 구성요소를 강조표시하고 PCB 상의 위치로 하나씩 옮겨 한 영역에서 전체 기능 블록을 확보하도록 한다.

이것은 매우 지루한 작업이 되겠지만 배치 최적화를 보장할 수 있는 유일한 방법이기도 하다.

인터랙티브 라우팅도 이와 매우 유사한 방식으로 진행된다. 우선, 크로스 프로빙을 수행하고 구조도에서 주요 신호를 선택한 다음, 기판에서 팬아웃과 라우팅을 실행한다. 라우팅은 가장 중요한 부분에서부터 덜 중요한 부분 순으로 수행한다.

필자는 자주 오토라우터를 사용해 덜 중요한 부분을 마감처리 했지만 이것은 오토라우터의 품질에 따라 달라질 수 있다. 확실한 것은, 필자는 기본적인 라우터로는 이것을 실행하지 않는다는 점이다.

 

8. 회로 라우팅 배치

 

이전의 시뮬레이션이 주요 라우팅 토폴로지를 결정하는 핵심 구성요소의 배치를 좌우한다는 점은 이미 앞에서 설명한 바 있다. 이 경우 넷을 길이에따라 세부 조정할 때 약간의 헤어 손실이 발생할 수는 있지만, 일단 올바른 설계 방법을 선택했다면 간단한 공정을 구현할 수 있다.

DDR 설계의 경우에는 차동 클럭을 우선 라우팅해야 한다. 왜냐하면 다른 모든 길이/지연이 tClk에 적용되고 이에 따라 데이터 및 스트로브 신호가 연결되 때문이다. 그 다음으로는 어드레스, 명령어 및 제어 신호를 라우팅해야 한다.

배치 이전의 시뮬레이션이 라우팅 전략을 제시하기는 하지만 각 신호 그룹에서 두 세 개를 우선 라우팅한 다음 배치 이후 시뮬레이터를 실행해, 라우팅을 계속 진행하기에 앞서 이 샘플 그룹에서의 파형, 스큐(skew) 및 방사를 확인하는 것이 바람직하다.

배치 이전의 시뮬레이션을 통해 양호한 헤드업을 얻을 수도 있지만 물리적 기판 시뮬레이션은 어떤 경우 상당히 다른 결과를 제시할 수 있기 때문이다.

 

9. 배치 이후 기판 레벨 시뮬레이션

 

예비 배치 모드 시뮬레이션은 설계상에서 처음으로 완성되는데 디폴트 IC특성, 최대 50mV의 크로스토크, EMC대 FCC, CISPR Class A와 B들이 모두 시뮬레이터에 설정된다. 또한 배치 모드 시뮬레이션을 통해 전체 PCB에서 대량의 넷을 자동으로 검색하고 신호 무결성, 크로스토크, EMC 핫스폿을 표시할 수 있다. 
그러면 제공된 사양을 바탕으로 포스트 레이아웃 시뮬레이션 분석을 준비할 수 있는데 이것이 바로 다음 레벨에서 분석을 실시하는 광범위한 인터랙티브 기판 레벨 시뮬레이션이다.

이 배치 분석을 통해 식별된 문제 스폿을 시뮬레이션하고 정확하게 문제를 해결할 수 있다.

크로스토크는 일반적으로 병렬의 긴트레이스 세그먼트에서 식별된다. 이것은 동일한 레이어에 존재할 수도 있지만 인접 레이어와 커플링돼 기판 측면에 위치할 수도 있다. 이러한 이유로, 커플링 영역을 최소화하기 위해 인접 레 이어(플레인 간)에서 직교 라우팅이 권장되고 있다.

이후에는 중요 신호의 주행 시간이 검토된다. 이 경우 각 신호의 동일한 길이를 비교할 수 있는데 미앤더 패턴(meander pattern)에 따라 다양한 지연이 발생할 수 있다.

여기서 모든 제품은 엄격한 EMC(electromagnetic compliancy) 규정을 준수해야 하기 때문에, 예상되는 방사량을 결정하기 위해서는 고속의 중요 신호를 모두 시뮬레이션할 필요가 있다.

기판 레벨 시뮬레이션은 설계 주기의 마지막에 적용되는 경향이 있다. 하지만 설계가 제대로 이루어지고 있는지 보장하기 위해서는 전체 설계 공정에 걸쳐 시뮬레이션을 수행해야 한다.

In-Circuit Design에서 제공하는 시뮬레이션 서비스는 설계 팀을 보완하며 시간과 비용을 절감하고 성공적인 성능에 대한 확신을 높여준다. 뿐만 아니라 이용자들에게 엔지니어 또는 설계자의 관점에서 제품의 성능과 신뢰성에 대한 확신을 심어줄 수 있다.

 

참고문헌

1) Advanced Design for SMT . Barry Olney

2) PCB Design Techniques for DDR, DDR2 & DDR3 . Barry Olney

3) Design for EMC . PCD Magazine Jan 96, Barry Olney

4) The Perfect Stackup . Barry Olney

5) Controlling the Beast . Barry Olney

6) Matched Length Routing . Barry Olney 7

7) High Speed Signal Propagation . Howard Johnson

8) Electromagnetic Compatibility Engineering . Henry Ott

9) The ICD Stackup Planner and ICD PDN Planner can be downloaded from www.icd.com.au. 

출처: http://www.hellot.co.kr/new_hellot/magazine/magazine_read.html?code=103&sub=001&idx=9658